testbench.vhdl

library ieee;
use ieee.std_logic_1164.all;

entity testbench is
end;

architecture logic of testbench is
  signal CLK, RST: std_logic := '1';
  
  signal RXD, RXD_RUN: std_logic := '0';
  signal RXD_CNT: integer := 0;
  signal RXD_IN: std_logic_vector (7 downto 0) := "01010011";
begin
  -- zegar
  process
    begin
    wait for 1 ns;
    CLK <= not CLK;
  end process;
  
  -- zatrzymanie symulacji
  process
    begin
    wait for 1200 us;
    assert FALSE
      report "koniec symulacji"
    severity FAILURE;
  end process;
  
  RST <= '1', '0' after 0.5 ns;
  
  --RXD_IN <= "01011010" after 162 ns;
  --RXD_RUN <= '1' after 82 ns, '0' after 162 ns, '1' after 170 ns;
  RXD_RUN <= '1' after 20 ns;
  process
    begin
      if (RXD_RUN = '1') then
        if (RXD_CNT = 0) then
          RXD <= '0'; -- bit startu
          RXD_CNT <= 1;
        elsif (RXD_CNT < 9) then
          RXD <= RXD_IN(RXD_CNT-1);
          RXD_CNT <= RXD_CNT + 1;
        else
          RXD <= '1'; -- bit stopu
        end if;
      else
        RXD <= '1'; -- cisza na linii
        RXD_CNT <= 0;
      end if;
      wait for 104166 ns;
  end process;
  
  calosc: entity work.PRUS1(logic)
    port map(
      clk => CLK,
      reset => RST,
      rxd => RXD
    );
end;

XHTML generated by highlight (http://www.andre-simon.de/) from testbench.vhdl



Copyright (c) 1999-2015, Robert Paciorek (http://www.opcode.eu.org/), BSD/MIT-type license


Redystrybucja wersji źródłowych i wynikowych, po lub bez dokonywania modyfikacji JEST DOZWOLONA, pod warunkiem zachowania niniejszej informacji o prawach autorskich. Autor NIE ponosi JAKIEJKOLWIEK odpowiedzialności za skutki użytkowania tego dokumentu/programu oraz za wykorzystanie zawartych tu informacji.

This text/program is free document/software. Redistribution and use in source and binary forms, with or without modification, ARE PERMITTED provided save this copyright notice. This document/program is distributed WITHOUT any warranty, use at YOUR own risk.

Valid XHTML 1.1 Dokument ten (URL: http://www.opcode.eu.org/inne/other_projects/uart2lcd/testbench.vhdl) należy do serwisu OpCode. Autorem tej strony jest Robert Paciorek, wszelkie uwagi proszę kierować na adres e-mail serwisu: webmaster@opcode.eu.org.
Data ostatniej modyfikacji artykulu: '2014-01-07 19:27:43 (UTC)' (data ta może być zafałszowana niemerytorycznymi modyfikacjami artykułu).