przerzutnik.vhdl

library ieee;
use ieee.std_logic_1164.all;

entity przerzutnik is
  port (
    D,CLK,RST,ENABLE: in std_logic;
    Q: buffer std_logic
  );
end;

architecture logic of przerzutnik is
  begin
    process (CLK, RST)
    begin
      if (RST='0') then
        Q<='0';
      -- reagowanie na opadajace (CLK='0') zbocze zegara (CLK'event)
      -- powoduje utworzenie przezutnika a nie zatrzasku
      -- ktory uzyskalibysmy piszac: if (ENABLE='1') then Q<=D; end if;
      elsif (CLK='0' and CLK'event) then
        if (ENABLE='1') then
            Q<=D;
        end if;
      end if;
    end process;
end;

XHTML generated by highlight (http://www.andre-simon.de/) from przerzutnik.vhdl



Copyright (c) 1999-2015, Robert Paciorek (http://www.opcode.eu.org/), BSD/MIT-type license


Redystrybucja wersji źródłowych i wynikowych, po lub bez dokonywania modyfikacji JEST DOZWOLONA, pod warunkiem zachowania niniejszej informacji o prawach autorskich. Autor NIE ponosi JAKIEJKOLWIEK odpowiedzialności za skutki użytkowania tego dokumentu/programu oraz za wykorzystanie zawartych tu informacji.

This text/program is free document/software. Redistribution and use in source and binary forms, with or without modification, ARE PERMITTED provided save this copyright notice. This document/program is distributed WITHOUT any warranty, use at YOUR own risk.

Valid XHTML 1.1 Dokument ten (URL: http://www.opcode.eu.org/programing/vhdl/przerzutnik.vhdl) należy do serwisu OpCode. Autorem tej strony jest Robert Paciorek, wszelkie uwagi proszę kierować na adres e-mail serwisu: webmaster@opcode.eu.org.
Data ostatniej modyfikacji artykulu: '2014-01-07 19:27:39 (UTC)' (data ta może być zafałszowana niemerytorycznymi modyfikacjami artykułu).